Intel har enligt uppgift hittat en väg runt en av Moores lag stora utmaningar

Detta medel består i att stapla MOS-transistorerna för att halvera ytan som de upptar.

2007 profeterade Gordon Moore, medgrundare av Intel, att hans berömda lag riskerade att bli föråldrad inom 10 till 15 år. Här är vi nu i 2021, och miniatyriseringen verkar verkligen snart nå sina gränser: från 45 nm i slutet av 2007 är vi nu på 5 nm. TSMC, branschledaren, planerar redan 3 nm och sedan 2 nm till 2024. Lyckligtvis finns det andra alternativ än att reducera finheten i gravyr för att levandegöra Moores lag. Bland dessa stapling av transistorer ovanpå varandra. En lösning som Gordon Moore redan nämnde då (2007), som snart kan generaliseras.

Ett alternativ för att öka antalet transistorer

Enligt Moores lag 1965 av Gordon Moore och förfinades 1975, säger Moores lag att antalet transistorer i en processor fördubblas vartannat år. Fram till 2001 var förutsägelsen faktiskt verifierad, särskilt tack vare den oavbrutna minskningen av finheten hos gravyren. Bara miniatyriseringen har sina gränser: svårare och svårare, dyrare och dyrare kommer den förr eller senare att ställas mot fysikens lagar.

Men Intel är inte defaitistisk. 2016 försäkrade företaget att Moores lag inte var död. Mer nyligen, i augusti förra året, uttryckte hon sin optimism i detta ämne. Med anledning av MEI (Internationellt möte för elektronenheter), har Intel i detalj beskrivit ett av sina sätt att få Moores lag att hålla.

En traditionell logikkrets är uppbyggd kring MOS-transistorer: de av typ N, NMOS och de av typ P, PMOS. Att minska deras storlek ökar deras antal och ökar därför densiteten. En graveringsnod betecknar dessutom halvavståndet som skiljer två litografiska element åt. Men när det blir omöjligt att minska detta avstånd, måste andra sätt hittas. Intels teknik: stapla transistorerna istället för att placera dem sida vid sida.

Intels ingenjörer demonstrerade den enklaste av CMOS-logikkretsar: en växelriktare med två transistorer, två strömanslutningar, en I/O-koppling. Med staplade transistorer reduceras arean med hälften.

Kanaler i form av vertikalt staplade nanoark

Denna process är möjlig tack vare användningen av nanosheet snarare än nanotrådskanaler: huvuddelen av transistorn består inte längre av en vertikalt orienterad silikonfena, utan av flera nanosheets placerade horisontellt, staplade ovanpå varandra. I sig, principen om nanosheets och Gate-all-around (GAA) är inte exklusivt för Intel. Samsung och TSMC arbetar också med det. På koreaner kallas processen MBCFet (Gate-all-around Multi-bridge-kanal FET).

Schematiskt består Intels teknik av att stapla nanoskivor av kisel och germanium och sedan ansluta de två nanoskivorna i den övre delen till fosforberikat kisel så att de fungerar som NMOS, och de tre nanoark av mindre än bor för att få dem att fungera som PMOS.

För att denna process ska vara genomförbar är det idealiskt nödvändigt att stapeln appliceras på samma wafer och i ett enda steg. Att göra det separat på två wafers som sedan skulle kombineras skulle inducera för stor risk för felinriktning.

Om saker och ting är komplexa i praktiken är det en prioritet att förenkla processerna så mycket som möjligt. Enligt Robert Chau, chef för komponentforskning på Intel: Implementeringen kan inte vara för komplicerad, annars kommer det att påverka möjligheten att tillverka chips med staplad CMOS. Det är en mycket bekväm integration med respektabla resultat.. »

Robert Chau tillägger att när staplingen väl är bemästrad kommer hans lag att tackla prestanda. De svaga länkarna skulle för närvarande vara PMOS-enheter, som är mindre ledande än NMOS. Några år av ytterligare forskning och optimering kommer därför att krävas innan storskalig tillämpning.

Källa: Spectrum.IEEE